C05세부 흐름도AI 가속기·메모리

현행 큰 흐름 6 · 패키징·양품 ↗

HBM 베이스 다이 기능과 Host PHY의 실제 분업

D2D PHY와 PDN·custom logic 통합이 호스트 shoreline을 줄일 수 있지만 열·수율·테스트·독점 공급을 상쇄해야 한다

P2 · 탐색·채택 검증: 연구 단계·지역/고객 적용 범위가 아직 불확실한 쟁점

확인할 이유: Custom Base Die는 실제 양산 채택과 Host 면적/열·검증 책임 자료 부족

최신 인과 감사 · 2026-10-16 · 세부 흐름 C05

HBM 베이스 다이 기능과 Host PHY의 실제 분업

새 근거 반영

이전 분석에 새로 추가된 근거: MEM-2410 · ASML-1015. 산업 가설의 재평가이며, 원문 모든 문장·그림과 고객 수주를 새로 전수 검증했다는 뜻은 아닙니다.

현행 7+1 소속 · 패키징·양품 ↗

최신 W2W↔D2W 전파감사 v2.2 ↗ · 세부흐름 최신 v2.0의 변경·반증 이력 ↗

기존 내러티브의 전제

Base Die를 커스텀화하면 고객이 항상 더 지불한다

수정한 인과·대안

D2D PHY와 PDN·custom logic 통합이 호스트 shoreline을 줄일 수 있지만 열·수율·테스트·독점 공급을 상쇄해야 한다

경쟁·보완하는 세부 경로 3개

1

Host PHY

기존의 기대

기존 호스트에 모든 HBM PHY 탑재

바뀐 선택·조건

Logic Base Die에 분산/커스텀 인터페이스

승패를 가를 실제 관측

Host silicon 면적·pJ/bit

2

패키지 D2D

기존의 기대

I/O 핀수 증가가 선형 가치

바뀐 선택·조건

Pitch와 Lane수·SI·Warpage의 최적화

승패를 가를 실제 관측

양품 패키지당 비용

3

책임/공급자

기존의 기대

Base Die IP 수익 자동 증가

바뀐 선택·조건

Foundry·HBM 제조사·ASIC IP 경쟁으로 이익분배 이동

승패를 가를 실제 관측

고객 실 계약·QA 책임

제품 수요가 이동하는 경로

패키지 Good Units×PHY 비용 절감 - Base Die/검증 원가

기술

PHY pJ/bit·수율·호스트 면적·양품 wafer 대비

사용

고객 칩 제품 설계승인·고정 공급 계약

정책

국가별 Design IP 사용·공급자 인증 의무

이 해석을 뒤집을 조건

I/O lane/pitch SI 수율·고객 lock-in이 절감효과를 상회

이 수정에 연결된 새 근거 2건 ＋

MEM-2410 · 메모리 최적 층수·대역폭·Host DRAM 경쟁 · 2026-09~10

근거 종류: 분석 통합 + 저자 전망

고적층 수요·용량 성장과 고대역폭 수요를 분리한다. 저적층 제품·DRAM 오프로딩은 HBM 매출 구성요소와 서버 DRAM 수익성을 동시에 바꿀 수 있음.

반론·미확인: 한 모델·특정 SLA에서 저적층 유리하다는 것은 전체 제품/출하 구조의 확정이 아니며 더 긴 모델/KV 및 동시성에서 역전.

원장 또는 원자료 ↗

ASML-1015 · ASML 본딩 연구와 노광 병목의 병렬성 · 2026-10-15~16

근거 종류: 특허·공식 자료 + SemiAnalysis 전망 분리

EUV/High-NA 본업의 생산능력 부족과 D2W 본더의 장기 사업화 옵션은 서로 다른 성장·투자 단계. HBM HB 조기도입은 불확실하고 Besi의 현 수주와 장기 경쟁은 공존.

반론·미확인: ASML 상용 본더는 공식 출시·고객 인증·매출 확인 전. 11개 그림 판독 155문장 추적은 독립 전수검증 PASS 아님. SK hynix Newsroom 2026-08-25 Hybrid Bonding Tech Note는 외부 필자(인하대 주승환 교수)의 전문가 기술 전망이며 SK hynix 제품별 실제 구매/본딩 양산 계약 확인이 아님.

원장 또는 원자료 ↗
기존 2026-10-14 인과 도식 · 변경 전 가설 보기
변화의 출발점

HBM 링크 대역폭·집적도 상승

변화 방향 · 표준 HBM 인터페이스 → Base Die 기능 재배치

문제와 제약

Host die I/O 둘레·PHY 면적·열 부담

호스트 칩 shoreline/PHY·PDN 제약을 logic base die와 D2D로 분산

보완·독립 기능

3개 분석 경로

서로 다른 기능·원인 또는 보완 수단. 모두 필요한 연속 단계로 오인하지 않습니다.

병렬 경로 3개 · 좌우로 밀어 비교

Logic Base Die

현재 문제·제약

기능과 제어부 재배치

대응·구매 후보

Custom Base Die

관련 구매자

HBM·ASIC 설계

고속 D2D

현재 문제·제약

좁은 피치 신호 무결성

대응·구매 후보

PHY·SI Validation

관련 구매자

칩 IP·EDA

PDN·열

현재 문제·제약

Base Die로 전력·열 부담 이동

대응·구매 후보

Decap·Thermal QA

관련 구매자

패키징 제조

수요 연결 · 검증 전 가설

Host 면적 이익과 Base Die 양산 부담을 공동 비교

구매·기능 후보 · Custom HBM base die·PHY·SI/PI 검증

가치 포착 여부는 별도 검증

가치사슬과 기업 경쟁력 변화

호환성·수율·전력까지 포함한 시스템 경제성

이 구조는 기존 분석을 재표현한 것이며, 기술 채택·외부 유료 구매·기업 이익의 발생을 자동으로 뜻하지 않습니다.

핵심 검증 질문

I/O lane/pitch SI 수율·고객 lock-in이 절감효과를 상회

기존 검증 질문(보존): Host PHY 절약이 Base Die 열·D2D PHY·검증 비용을 뺀 최종 원가 절감으로 남는가?

2026-10-14 구매시장 가설·기존 검증 지표 · 이전 분석

예상되는 구매자·기능 (독립 구매 검증 전)

  • Custom Base Die — HBM·ASIC 설계
  • PHY·SI Validation — 칩 IP·EDA
  • Decap·Thermal QA — 패키징 제조

실제로 관측할 지표

  • 유효 pJ/bit·패키지양품·호스트 면적
  • 연구·실증·채택·계약·양산·운영 단계별 사실을 구분
  • 대체품·내재화·기존 부품 감소를 차감한 순수요·마진

반대 경로와 실패 조건

  • 열·호환성·검증 책임·벤더 잠금
  • 기술 유용성만으로 독립 유료 매출과 종목 수혜를 단정하지 않음

연결된 다른 세부 흐름

  • C05→E02/E03/E05 / 병목 이동: 좁은 D2D·Base Die 기능확대는 호스트 면적을 줄이더라도 열/패키지/계측 부담을 늘릴 수 있다.
  • 2025 R12 HBM4 Base Die에서 Memory Controller/PHY·Second Rank LPDDR 등은 제안 기술/고객 설계 옵션이며 곧바로 양산·매출로 연결되는 것은 아님.
기존 원문 근거 · 읽기 범위와 검증 Gate

분석 기준일:

C05: 기존 SemiAnalysis 분석 R14, R15를 승계하여 2026-10-14 재구성한 잠정적 인과 흐름입니다. 이번 페이지 작성 과정에서 원문·그림·수식 전체를 새로 전수 판독하거나 독립적인 최신 거래·양산 실적을 검증한 것은 아닙니다. 교차 변화·제품별 구매·기업 가치 포착은 확인할 가설입니다.